Схема прискореного перенесення. представлена на рис. 7.119, призначена для здійснення функцій передачі паралельних сигналів в процесорному блоці. Каскадне включення подібних схем дозволяє реалізувати паралельні ланцюги перенесення в процесорах з розрядністю більше шістнадцяти. Використання цих БІС істотно прискорює швидкодію АЛУ з нарощуваний розрядністю, забезпечуючи прийом до чотирьох пар сигналів поширення і генерації переносів, а також формування на п'яти виходах сигналів поширення. [2]
При використанні схеми прискореного переносу. для виконання операції ASR, LSR (рис. 10.34) її робота блокується. [4]
Мікросхема є схему прискореного перенесення для арифметичного логічного вузла. [5]
Мікросхеми проводяться за схемою прискореного перенесення і призначені для формування переносу при виконанні арифметичних операцій. [6]
Мікросхеми проводяться за схемою прискореного перенесення. [9]
Мікросхема є схему прискореного перенесення для арифметичного логічного вузла. [10]
При W8 доцільне використання схеми прискореного переносу для формування паралельного перенесення по входах CD /, в іншому випадку по ланцюгу CD / - CDO буде накопичуватися затримка поширення сигналу CDO від секції до секції. [11]
Ці сигнали розраховані на використання схеми прискореного переносу К1 5ІП4, що дозволяє значно підвищити швидкодію 16-розрядного пристрою. [13]
При нарощуванні розрядності мікросхеми можуть з'єднуватися за схемою прискореного перенесення або за схемою послідовного перенесення. [15]
Сторінки: 1 2 3